VHDL數(shù)字鐘設(shè)計(jì)及其下載線制作
48頁 3.1萬字 有詳細(xì)的框架圖和波形仿真 流程圖 源程序

含文獻(xiàn)綜述

伴隨著集成電路(IC)技術(shù)的發(fā)展，電子設(shè)計(jì)自動化(EDA)逐漸成為重要的設(shè)計(jì)手段，己經(jīng)廣泛應(yīng)用于模擬與數(shù)子電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計(jì)自動化是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計(jì)的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺，促進(jìn)了工程發(fā)展。EDA技術(shù)的發(fā)展始于70年代，至今經(jīng)歷了CAD(計(jì)算機(jī)輔助設(shè)計(jì))、CAE(計(jì)算機(jī)輔助工程)和EDA(電子設(shè)計(jì)自動化)三個階段。使用EDA技術(shù)設(shè)計(jì)的結(jié)果既可以用FPGA / CPLD來實(shí)施驗(yàn)證，也可以直接做成專用集成電路(ASIC ) . EDA的一個重要特征就是使用硬件描述語言(HDL)來完成的設(shè)計(jì)文件，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。
本文首先介紹了EDA技術(shù)的發(fā)展概況，F(xiàn)PGA / CPLD的結(jié)構(gòu)和工作原理，開發(fā)的流程、優(yōu)缺點(diǎn)，常用的EDA開發(fā)工具，VHDL語言的歷史、開發(fā)步驟及其優(yōu)點(diǎn)，以及芯片的幾種配置方式:然后通過智能搶答器這些具體實(shí)例介紹了FPGA的三類應(yīng)用:簡單邏輯應(yīng)用、在控制上的應(yīng)用和在數(shù)字信號處理上的應(yīng)用，并利用VHDL語言，采用自上而下的設(shè)計(jì)方法，完成了各個系統(tǒng)的設(shè)計(jì)工作;最后介紹了EDA技術(shù)的前沿發(fā)展趨勢。


目 錄

1 緒論………………………………………………………………………………1
1.1 課題概述及意義……………………………………………………………1
1.2 課題的主要工作及意義……………………………………………………1
1.2.1 課題的主要工作………………………………………………………1
1.2.2 課題研究的意義………………………………………………………2
1.3 本文的主要工作……………………………………………………………3

2 EDA技術(shù)的基礎(chǔ)知識 ……………………………………………………………4
2.1 編程ASIC器 ………………………………………………………………4
2.1.1 概述……………………………………………………………………4
2.1.2 可編程ASIC …………………………………………………………4
2.2 CPLD／FPGA的結(jié)構(gòu)與工作原理…………………………………………4
2.2.1 CPLD結(jié)構(gòu)與工作原理………………………………………………4
2.2.2 FPGA結(jié)構(gòu)與工作原理………………………………………………9
2.3 EDA設(shè)計(jì)工具……………………………………………………………11
2.3.1 MAX+PLUSII簡介……………………………………………………11
2.3.2 從MAX+PLUSII向QuartusⅡ的轉(zhuǎn)換………………………………12

3 VHDL硬件描述語言……………………………………………………………13
3.1 VHDL 語言簡介…………………………………………………………13
3.1.1 VHDL 語言的誕生…………………………………………………13
3.1.2 VHDL 設(shè)計(jì)方法的優(yōu)點(diǎn)……………………………………………13
3.1.3 VHDL 程序基本結(jié)構(gòu)………………………………………………14
3.2 VHDL 語言結(jié)構(gòu)體描述方式……………………………………………16
3.4 VHDL 語言設(shè)計(jì)流程……………………………………………………17

4 數(shù)字鐘的設(shè)計(jì)…………………………………………………………………19
4.1 設(shè)計(jì)要求…………………………………………………………………19
4.2 數(shù)字鐘的基本結(jié)構(gòu)………………………………………………………19
4.3 設(shè)計(jì)方法…………………………………………………………………19
4.4 總體框圖…………………………………………………………………20
4.5 模塊及模塊功能…………………………………………………………20
4.6 管腳分配…………………………………………………………………29
4.7 仿真與下載………………………………………………………………29
4.8 結(jié)論………………………………………………………………………34

5 下載線…………………………………………………………………………35
5.1 編程硬件…………………………………………………………………35
5.1.1 BitBlaster串行下載電纜…………………………………………35
5.1.2 BitBlaster并行下載電纜…………………………………………35
5.2 編程或適配模式…………………………………………………………36
5.2.1 使用配置器件的主動串行配置方式………………………………36
5.2.2 使用下載電纜的被動串行（PS）方式……………………………36
5.3 ByteBlaster并口下載電纜………………………37

6 設(shè)計(jì)總結(jié)及EDA技術(shù)前沿發(fā)展趨勢……………………38
6.1 設(shè)計(jì)總結(jié)……………………………………………38
6.2 EDA技術(shù)的前沿發(fā)展趨勢………………………38

參考文獻(xiàn)……………………………………………………………………………40
致謝…………………………………………41
附錄………………………………………………42



部分參考文獻(xiàn)

[1] 擦光輝．CPLD／TPGA的開發(fā)與應(yīng)用[M]. 北京：電于工業(yè)出版社
[2] 杜玉遠(yuǎn)．EDA設(shè)計(jì)快速入門圓．電子世界
[3] 張　原．可編程邏輯器件設(shè)計(jì)及應(yīng)用．機(jī)械工業(yè)出版社
[4] 朱如琪．在系統(tǒng)可編程技術(shù)實(shí)踐教程．科學(xué)出版社
[5] 劉寶琴．ALTERA 可編程邏輯器件及其應(yīng)用[M].北京:清華大學(xué)出版社
[6] 宋萬杰．羅豐，吳順君．CPLD技術(shù)及零應(yīng)用[M]．西安：西安電子科大