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摘 要
本文所研究的是用VHDL語言編程后的可編程邏輯器件作為控制器，通過編程接口計算機可以把幀結(jié)構(gòu)數(shù)據(jù)下載到EEPROM中。再可以把寫入EEPROM中的數(shù)據(jù)讀回計算機進行校驗。本文首先簡要的介紹了存儲器的發(fā)展現(xiàn)狀、發(fā)展趨勢、研究的目的及意義。然后還介紹了I2C總線的通信協(xié)議和在總線協(xié)議控制下實現(xiàn)EEPROM存儲的24C64芯片的讀寫規(guī)則，以及FPGA的優(yōu)缺點。本文所研究的是用VHDL語言編程后的可編程邏輯器件作為控制器，通過USB接口，計算機可以把幀結(jié)構(gòu)數(shù)據(jù)下載到EEPROM中。再把EEPROM中的數(shù)據(jù)讀回計算機進行校驗。在此設(shè)計中，采用了以CPLD/FPGA控制邏輯模塊為核心電路的實現(xiàn)方式。從而實現(xiàn)了通過計算機將所需程序利用JTAG接口下載到FPGA中和將需要下載的數(shù)據(jù)利用USB控制卡下載到FPGA中，再通過FPGA內(nèi)以下載的程序控制將下載的數(shù)據(jù)存儲到EEPROM中。數(shù)據(jù)存儲完畢后，再利用FPGA內(nèi)部的程序控制將所存儲的數(shù)據(jù)讀取出來并利用USB控制卡發(fā)送回計算機中進行校驗。

關(guān)鍵詞：存儲器，可編程邏輯器件，數(shù)據(jù)
目 錄
1 緒論
2 系統(tǒng)方案設(shè)計及器件選擇
3 系統(tǒng)的硬件設(shè)計
3．1 24C64存儲器的設(shè)計
3．2 FPGA的配置電路設(shè)計
3．3 去耦電容的設(shè)計
4 系統(tǒng)的軟件設(shè)計
4．1 Xilinx設(shè)計流程
4．2 模塊圖
5 運行結(jié)果
6 本次設(shè)計中遇到的問題和解決方案
7 結(jié)論 29
附錄A 原理圖
附錄B PCB板圖