基于單片機(jī)和FPGA的位同步信號提取


頁數(shù)：76 字?jǐn)?shù)：20114


目 錄

摘 要 I
Abstract II
引 言 1
第1章 緒 論 2
1.1 位同步技術(shù)當(dāng)前的發(fā)展 2
1.2 EDA簡介 3
1.3 8051型單片機(jī) 4
1.4 FPGA器件簡介 4
1.4.1 FPGA器件的發(fā)展 4
1.4.2 FPGA器件的結(jié)構(gòu) 5
1.4.3 Altera器件及EPM7064 7
1.5 FPGA開發(fā)過程簡介 8
1.6 C語言 9
1.7 VerilogHDL 9
1.8 MAX+PLUS II 概述 10
第2章 系統(tǒng)組成結(jié)構(gòu) 11
2.1 單片機(jī)模塊 11
2.2 鍵盤模塊 11
2.3 測頻、輸出顯示模塊 12
2.4 數(shù)字鎖相環(huán)(DPLL)模塊 13
第3章 各模塊的具體設(shè)計(jì)及實(shí)現(xiàn) 14
3.1 單片機(jī)模塊的設(shè)計(jì)與實(shí)現(xiàn) 14
3.2 鍵盤模塊的設(shè)計(jì)與實(shí)現(xiàn) 15
3.2.1 設(shè)計(jì)中問題和解決方法 15
3.2.2 鍵盤設(shè)計(jì)的軟件設(shè)計(jì) 16
3.3 測頻、輸出顯示模塊的設(shè)計(jì)與實(shí)現(xiàn) 17
3.3.1 測頻部分 17
3.3.1.1 測頻電路的設(shè)計(jì)實(shí)現(xiàn) 17
3.3.1.2 測頻模塊的軟件設(shè)計(jì) 17
3.3.2 顯示部分 18
3.3.2.1 7448芯片介紹 18
3.4 鎖相環(huán)模塊的設(shè)計(jì)與實(shí)現(xiàn) 21
3.4.1 鑒相器的選擇 21
3.4.2 可編程K可逆計(jì)數(shù)器的設(shè)計(jì) 22
3.4.3 I/D線路的設(shè)計(jì) 24
3.4.4 可編程N(yùn)分頻器的設(shè)計(jì) 25
第4章 位同步信號提取系統(tǒng)整體測試 28
4.1 鎖相環(huán)的仿真與測試 28
4.2 單片機(jī)軟件的測試 29
4.3 系統(tǒng)的整體測試 31
參考文獻(xiàn) 33
致 謝 34
附錄A 單片機(jī)軟件設(shè)計(jì)程序 35
附錄B FPGA芯片內(nèi)部模塊的Verilog HDL設(shè)計(jì) 58

基于單片機(jī)和FPGA的位同步信號提取

摘 要：本文所設(shè)計(jì)的位同步系統(tǒng)是使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場可編程門陣列（FPGA）進(jìn)行同步的，在此設(shè)計(jì)中，本文主要做了以下內(nèi)容：
1、單片機(jī)實(shí)時(shí)控制FPGA完成實(shí)時(shí)頻率跟蹤測量和自動(dòng)鎖相。
2、在FPGA內(nèi)部，設(shè)計(jì)有以下兩部分：
全數(shù)字鎖相環(huán)（DPLL），主要包括數(shù)控振蕩器、鑒相器、可控模N分頻器。
LED動(dòng)態(tài)掃描電路、FPGA和單片機(jī)的數(shù)據(jù)接口，以完成兩者之間的數(shù)據(jù)傳遞。
3、設(shè)計(jì)輔助電路：鍵盤、LED顯示、信號源等。
4、整體測試表明：系統(tǒng)可以實(shí)現(xiàn)10Hz到1MHz的信號同步，鍵盤及顯示電路工作正常。
關(guān)鍵字：單片機(jī)、電子設(shè)計(jì)自動(dòng)化（EDA）、Verilog HDL、數(shù)字鎖相環(huán)
According To The MCU And FPGA The Bit Synchronous Signal Withdraw
ABSTRACT：This text for designing the synchronous system is an usage MCU to control the Fileld Programmable Gate Array(FPGA) really．This design primarily completes missions as below．
The MCU complete solid hour measure frequency follow with auto lock the phase．
In the FPGA inner part ，the design have below two parts：
The Digital Phase Locked Loop(DPLL)，primarly include Digital Controled Oscillatory，Pahse Detector，N Divider．
The LED Dynamicly scan and display circuit，Interface circuit between MCU and FPGA．
Design assistant electric circuit：The keyboard，LED shows，signal source etc．
4、The whole test enunciation：the system can realize 10Hz to 1MHz signal is synchronous，keyboard electric circuit and manifestation electric circuit work is normal．　　
KEYWORDS：MCU EDA Verilog HDL DPLL引 言

在科學(xué)飛速發(fā)展的今天，世界已進(jìn)入了數(shù)字化、信息化的時(shí)代。其中，通信技術(shù)的發(fā)展最為迅速。從第一代模擬移動(dòng)通信，到今年即將運(yùn)營的3G移動(dòng)通信，僅僅數(shù)年的時(shí)間。與此同時(shí)，（微）電子技術(shù)也在以很快的速度進(jìn)步著，利用FPGA作原型設(shè)計(jì)及前期樣品生產(chǎn)的作法將會逐漸流行起來。通過使用FPGA/CPLD，可得到降低成本和上市時(shí)間快等的好處。數(shù)據(jù)通信的應(yīng)用需求量很大，我國路由器產(chǎn)品采用FPGA/CPLD起了很大作用。伴隨著微電子工業(yè)的發(fā)展，今天的FPGA已經(jīng)可以做系統(tǒng)級芯片了。技術(shù)的融合，使得各種科學(xué)技術(shù)不再獨(dú)立，而是聯(lián)合應(yīng)用在一起，發(fā)揮更大的功效。
本課題的目的是設(shè)計(jì)出一個(gè)具有通用性的輸入信號的位同步提取系統(tǒng)，系統(tǒng)可以實(shí)現(xiàn)10Hz~1MHz的信號同步，使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場可編程邏輯門陣列FPGA完成對同步信號的提取。該系統(tǒng)以FPGA器件作為控制的核心，配合單片機(jī)使整個(gè)系統(tǒng)顯得尤為精簡，能達(dá)到所要求的技術(shù)指標(biāo)，具有靈活的現(xiàn)場更改性，還有高速、精確、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。最重要的一點(diǎn)便是它能實(shí)現(xiàn)對不同的位同步信號進(jìn)行提取，能夠滿足本課題的要求。

第1章 緒 論

同步是通信系統(tǒng)中一個(gè)重要的實(shí)際問題。在通信系統(tǒng)中，同步具有相當(dāng)重要的地位。通信系統(tǒng)能否有效地、可靠地工作，很大程度上依賴于有無良好的同步系統(tǒng)。當(dāng)采用同步解調(diào)或相干檢測時(shí)，接收端需要提供一個(gè)與發(fā)射端調(diào)制載波同步同頻同相的相干載波。獲得這個(gè)相干載波的過程稱為載波提取，或稱為載波同步。數(shù)字通信中，除了有載波同步的問題之外，還有位同步的問題。
由于本次設(shè)計(jì)主要是在現(xiàn)場可編程門陣列(Field Programmable Gate Array)技術(shù)為基礎(chǔ)來完成的，所以還在概念上介紹了FPGA的發(fā)展、芯片結(jié)構(gòu)、8051型單片機(jī)、以及簡單介紹了FPGA的開發(fā)過程，EDA的使用和開發(fā)語言C語言和Verilog HDL。
1.1 位同步技術(shù)當(dāng)前的發(fā)展
數(shù)字通信中一個(gè)很重要的問題就是位同步問題，因?yàn)橄⑹且淮B續(xù)的信號碼元序列，解調(diào)時(shí)必須知道每個(gè)碼元的起止時(shí)刻。因此，接收端必須產(chǎn)生一個(gè)時(shí)鐘用作定時(shí)脈沖序列，它和接收的每一個(gè)碼元的起止時(shí)刻一一對齊。我們把在