FGPGA課程設(shè)計


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FPGA課程設(shè)計報告


第1章 智能搶答器概述
1.1 智能搶答器簡介
隨著數(shù)字微電子技術(shù)和半導(dǎo)體制造工藝的進步,大規(guī)模和超大規(guī)模集成電路正在迅猛而飛速地發(fā)展,特別是用于數(shù)字電路或數(shù)字系統(tǒng)的可編程邏輯器件。在可編程邏輯及其技術(shù)中,在系統(tǒng)可編程(ISP)是一種新的概念,新的標(biāo)準(zhǔn),新的技術(shù)。是20世紀90年代出現(xiàn)的最先進的可編程器件,它無須編程器,可直接對安裝在用戶目標(biāo)板上的ISP器件編程,從而給電子產(chǎn)品的設(shè)計和生產(chǎn)帶來許多革命性的變化,被譽為第四代PLD器件,代表著PLD的方向。
傳統(tǒng)數(shù)字電路設(shè)計是利用標(biāo)準(zhǔn)集成電路,電路板來實現(xiàn)電路功能?？删幊踢壿嬈骷虴DA技術(shù)使設(shè)計方法發(fā)生了質(zhì)的變化,把以前"電路設(shè)計+硬件搭配+調(diào)試焊接"轉(zhuǎn)化為"功能設(shè)計+軟件模擬+仿真下載"。利用EDA開發(fā)平臺,采用可編程邏輯器件CPLD/FPGA,使硬件的功能可通過編程來實現(xiàn),這種新的基于芯片的設(shè)計方法能夠使設(shè)計者有更多機會充分發(fā)揮創(chuàng)造性思維,實現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能,將原來由電路板設(shè)計完成的工作放到芯片的設(shè)計中進行,減少了連線和體積,提高了集成度,降低了干擾,大大減清了電路設(shè)計和PCB設(shè)計的工作量和難度,增強了設(shè)計的靈活性,有效地提高了工作效率,增加了系統(tǒng)的可靠性和穩(wěn)定性,提高了技術(shù)指標(biāo)。
本文以ABEL設(shè)計語言為手段,以isp DesignExpert system EDA軟件為平臺的現(xiàn)代數(shù)字系統(tǒng)設(shè)計方法和特點,采用自頂向下方式將系統(tǒng)按功能逐層分割的層次化設(shè)計方法設(shè)計搶答器，各個模塊用硬件描述語言來完成電路描述,使之成為一個個獨立的模塊,在設(shè)計過程中可以隨意調(diào)用,從而完成整個搶答器的設(shè)計。本搶答器結(jié)構(gòu)簡單，但功能強大，且易控制操作。
搶答器適用于各類知識競賽、文娛綜藝節(jié)目，尤其是在電視上的各種知識競賽，除了可以把各搶答組號、違例組號、搶答規(guī)定時限、答題時間倒計時/正計時在儀器面板上顯示外，還可外接大屏幕顯示屏顯示給賽場與觀眾，活躍現(xiàn)場氣氛，便于監(jiān)督，公平競爭。1.2 智能搶答器的作用
比賽中為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，所設(shè)計的搶答器通常由數(shù)碼顯示、燈光、音響等多種手段指示出第一搶答者。同時還應(yīng)設(shè)計記分、犯規(guī)和獎懲記錄等多種功能。