基于FPGA的數(shù)字鐘設計（VHDL語言實現(xiàn)）

2.1萬字     46頁

摘要
本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。
本設計采用EDA技術，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設計文件，在MaxplusII工具軟件環(huán)境下，采用自頂向下的設計方法，由各個基本模塊共同構建了一個基于FPGA的數(shù)字鐘。
系統(tǒng)主芯片采用EP1K100QC208-3，由時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成。經編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成年、月、日和時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的校時、清零、啟停功能。

關鍵詞  數(shù)字鐘；硬件描述語言；VHDL；FPGA；鍵盤接口

Abstract
The design for a multi-functional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function.
The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock.
The main system chips used EP1K100QC208-3, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the year, month, day and the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock.

Keywords  digital clock; hardware description language; VHDL; FPGA; keyboard interface

目錄
1  緒論 1
1.1  選題背景 1
1.1.1  課題相關技術的發(fā)展 2
1.1.2  課題研究的必要性 2
1.2  課題研究的內容 3
2  FPGA簡介 4
2.1  FPGA概述 4
2.2  FPGA基本結構 4
2.3  FPGA系統(tǒng)設計流程 7
2.4  FPGA開發(fā)編程原理 8
3  數(shù)字鐘總體設計方案 10
3.1  數(shù)字鐘的構成 10
3.2  數(shù)字鐘的工作原理 11
4  單元電路設計 13
4.1  分頻模塊電路設計與實現(xiàn) 13
4.2  校時控制模塊電路設計與實現(xiàn) 14
4.2.1  鍵盤接口電路原理 14
4.2.2  鍵盤接口的VHDL描述 15
4.3  計數(shù)模塊設計與實現(xiàn) 23
4.3.1  秒計數(shù)模塊 23
4.3.2  日計數(shù)模塊 25
4.3.3  月計數(shù)和年計數(shù)模塊 28
4.4  動態(tài)掃描及顯示電路設計與實現(xiàn) 30
4.4.1  動態(tài)掃描模塊 30
4.4.2  顯示模塊 31
5  實驗結論與研究展望 32
5.1  實驗結論 32
5.2  研究展望 33
致謝 34
附錄 35
參考文獻 41