基于CPLD的VHDL語(yǔ)言數(shù)字鐘（含秒表）設(shè)計(jì)


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基于CPLD的VHDL語(yǔ)言數(shù)字鐘（含秒表）設(shè)計(jì)
利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。
本設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。

功能說(shuō)明
已完成功能
完成秒／分／時(shí)的依次顯示并正確計(jì)數(shù)；
秒／分／時(shí)各段個(gè)位滿10正確進(jìn)位，秒／分能做到滿60向前進(jìn)位；
定時(shí)鬧鐘：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音；
時(shí)間設(shè)置，也就是手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對(duì)分／時(shí)鐘進(jìn)行調(diào)整；
利用多余兩位數(shù)碼管完成秒表顯示：A、精度達(dá)10ms；B、可以清零；C、完成暫停
可以隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)。

待改進(jìn)功能：
鬧鐘只是整點(diǎn)報(bào)時(shí)，不能手動(dòng)設(shè)置報(bào)時(shí)時(shí)間，遺憾之一；
秒表不能向秒進(jìn)位，也就是最多只能記時(shí)100ms；
秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計(jì)時(shí)，而是復(fù)位重新開(kāi)始。
【注意】秒表為后來(lái)添加功能，所以有很多功能不成熟！

設(shè)計(jì)方案
數(shù)字鐘頂層設(shè)計(jì)
外部輸入要求：輸入信號(hào)有1kHz／1Hz時(shí)鐘信號(hào)、低電平有效的秒／微秒清零信號(hào)CLR、低電平有效的調(diào)分信號(hào)SETmin、低電平有效的調(diào)時(shí)信號(hào)SEThour；

外部輸出要求：整點(diǎn)報(bào)時(shí)信號(hào)SOUND（59分51／3／5／7秒時(shí)未500Hz低頻聲，59分59秒時(shí)為1kHz高頻聲）、時(shí)十位顯示信號(hào)h1（a,b,c,d,e,f,g）、時(shí)個(gè)位顯示信號(hào)h0（a ,b,c,d,e,f,g）、分十位顯示信號(hào)m1及分個(gè)位m0、秒十位s1及秒個(gè)位s0、微秒十位ms1及微秒個(gè)位ms0；數(shù)碼管顯示位選信號(hào)SEL0／1／2等三個(gè)信號(hào)。
2. 內(nèi)部