基于FPGA的數(shù)字鐘的設(shè)計(jì)


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一 引言
本設(shè)計(jì)采用EDA以硬件描述語(yǔ)言(VHDL)為系統(tǒng)邏輯描述手段設(shè)計(jì)文件,在MaxplusII工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)發(fā)放，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于FPGA的數(shù)字時(shí)鐘.
關(guān)鍵詞:EDA,FPGA,VHDL, ALTERA, 數(shù)字鐘,電子設(shè)計(jì)
二 課題背景
.利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)具有以下幾個(gè)特點(diǎn):采用自頂向下的設(shè)計(jì)方法;用軟件的形式設(shè)計(jì)硬件;用軟件的方式設(shè)計(jì)過(guò)程中可用相關(guān)軟件進(jìn)行仿真;系統(tǒng)可現(xiàn)場(chǎng)編程,在線升級(jí);整個(gè)系統(tǒng)集成在一個(gè)芯片上,體積小,功耗低,可靠性高.因此,EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì).
三 多功能數(shù)字時(shí)鐘的設(shè)計(jì)
本設(shè)計(jì)采用層次化,模塊化的設(shè)計(jì)方法,設(shè)計(jì)了一個(gè)簡(jiǎn)單的多功能數(shù)字鐘.主芯片采用EPF10K10LC84-4.
首先對(duì)數(shù)字鐘的功能描述如下:
1. 具有時(shí),分,秒計(jì)數(shù)顯示功能,以12小時(shí)循環(huán)計(jì)數(shù).
2. 具有清零,調(diào)整小時(shí),分鐘的功能.